차세대반도체연구회

(요약) 영국의 Nokia research center와 University of Cambridge의 연구팀들이 공동 연구하여 “Nanowire Lithography on Silicon"이라는 제목으로 `Nano Letter`s에 연구 결과를 발표하였다. 연구팀은 SiO2 나노와이어를 이용하여 간단하고 기존 공정에 적용 가능한 나노와이어 리소그래피(NWL)를 SOI 필름과 실리콘 웨이퍼 위에 실현시켰다. 연구팀은 bottop-up 방법과 top-down 방법을 결합시켜 최소한의 공정으로 SOI 웨이퍼 위에 나노스케일의 패턴을 만들 수 있었다. 또한 이러한 방법이 다양한 소자와 회로 구조에 적용가능함을 증명함으로써 전도성이 높은 나노와이어 네트워크뿐만 아니라 수직으로 층을 이루고 있는 나노와이어 배열에도 이용할 수 있음을 증명하였다. 이는 연구팀의 연구 결과가 소형의 평판 구조에 뿐만 아니라 대면적의 패터닝에도 적용 가능하고 3차원 전자소자에도 이용될 수 있음을 보여주는 것이다. (내용) 나노기술 연구에 있어서 나노와이어(Nanowires, NWs)와 나노튜브가 핵심적인 연구 분야라고 할 수 있다. 마이크로스케일에서, 이러한 물질들의 자가조립(self-assembly) 특성을 이용하면 전자요소들의 집적도를 향상시킬 수 있어서 소자의 소형화를 촉진시킬 수 있다. 예를 들면, 수직적으로 성장하는 나노와이어 트랜지스터에 대하여 많은 연구들이 이루어지고 그 가능성을 증명해왔으며, 한편으로는 정렬을 잘 조절하여 다층의 나노와이어를 이용해 3차원적인 나노전자소자를 실현시키는 방향의 연구도 이루어지고 있다. 이러한 나노와이어를 TFT(thin-film-transistor)나 센서, 투명하고 플렉서블한 전자소자에 적용할 경우 성능 면에 있어서 혁신적인 결과를 얻을 수 있다. 나노와이어 리소그래피(Nanowire lithography, NWL)는 화학적으로 합성된 나노와이어(chemically synthesized NWs, CS-NWs)나 나노튜브들을 나노마스크(nanomask)로 이용하여 박막 위의 매우 conformal한 1차원적인 구조를 에칭하기 위한 방법이다. 지금까지 이 방법은 금속 필름(metal film)이나 SiO2에 적용되어 왔으나, 놀랍게도 기술적인 응용분야가 많은 결정질 실리콘(crystalline silicon)에의 적용을 위한 연구는 이루어지지 않았다. 특히, SOI(silicon-on-insulator)를 이용하면 Moore`s law의 한계점을 더 연장시킬 수 있는 소자 소형화를 가능하게 할 수 있다. 최근에 SOI 위에서 나노와이어를 이용하는 SOI-NWs 기술이 발표되고 있지만, 이러한 방법들은 기존의 top-down 리소그래피를 이용하거나 stamp를 이용하여 패턴을 전환시키는 등의 한계가 있다. 나노와이어 리소그래피(NWL)의 공정을 단순화시키고 비용을 낮추어 실제 산업에 이용할 수 있게 하기 위해서는 선택성이 높고 이방성이 강한 공정이 필요하다. 즉, 실리콘을 에칭할 때, 나노와이어 마스크의 손상이 없어야 하고, 원하지 않는 undercutting이 일어나지 않아야 한다. 금속 나노와이어 마스크(metallic NW mask)는 선택성(selectivity) 측면에서는 장점을 가지나 후에 이 마스크를 제거하기 위하여 에칭 공정을 따로 또 추가해야 한다는 단점이 있다. 또한 이러한 추가적인 에칭 공정으로 인해 오염도가 높아지고 공정의 compatibility에 대한 문제도 생긴다는 단점도 있다. 이러한 문제를 극복하고 SOI-NW를 보다 산업화가 가능하도록 하기 위하여 영국의 Nokia research center와 University of Cambridge의 연구팀들이 공동 연구하여 “Nanowire Lithography on Silicon"이라는 제목으로 `Nano Letter`s에 연구 결과를 발표하였다. 대면적 전자소자를 위하여 bottom-up 방법으로 성장하는 나노와이어는 매우 많은 가능성을 보인다. 왜냐하면 극미소한 나노구조가 자가조립의 방법으로?표된 나노와이어를 이용한 소자들은 여러 개의 나노와이어(aligned or with random orientations)를 이용하여 금속 전극들을 연결한다는 점에서 대부분 같은 구조를 가지고 있다. 이러한 방법은 대면적으로 이용하기에는 근본적인 한계를 가지고 있는데 바로 소자를 up-scaling하고자 할 때 나노와이어의 길이가 제한 요소가 된다는 점이다. 일반적으로 나노와이어의 길이는 수백 마이크로미터를 넘을 수 없기 때문에 이는 응용에 한계를 야기할 수밖에 없다. 따라서 웨이퍼나 패널 크기까지 나노와이어 소자를 적용시키기 위해서는 전기적으로 전도성이 있는 percolating network를 이용할 수밖에 없다. LED(light-emitting diode)나 logic gate에는 이러한 overlapping complementary 나노와이어에 대한 연구 결과가 발표되었다. 그러나 이러한 구조에도 단점이 있는데, 이는 나노와이어가 교차되는 지점에서 contact 영역이 작고, 또한 부분적으로 산화된 표면을 가지기 때문에 포인트 저항이 높다는 점이다. 최근에는 길이방향이나 지름방향의 나노와이어 heterostructure를 이용하여 교차되는 나노와이어의 특성을 향상하는 연구도 이루어지고 있다. 화학적으로 합성된 나노와이어(CS-NWs)를 SOI 리소그래피를 위한 나노마스크로 사용하는 것은 이를 active 소자로 사용하기 위한 많은 장점을 가지고 있다. 예를 들면, 웨이퍼와의 junction 특성을 향상시켜서 소자의 특성을 최대화할 수 있고, CS-NW가 도핑 농도의 조절이나 결정의 방향성 조절에 있어서 어려움을 가지는데 비하여 SOI-NW에서는 이러한 요소들이 SOI 기판의 특성에 의해 조절될 수 있다. 그림 1에는 연구팀이 발표한 NWL의 공정 단계와 그 결과의 SEM 사진이 나타나 있다. 연구에 사용된 Si 나노와이어는 단일결정 구조로 합성되었고, furnace에서 열처리되어 SiO2로 변화되었다. 이러한 소자의 특성을 알아보기 위하여 SOI-NW channel과 SOI film의 전기적 이동 특성을 측정하였다. SOI film에서는 대칭적인 결과가 나온 반면, SOI-NW에서는 reverse 전압이 인가될 때 shift되는 것이 관찰되었는데, 이는 나노와이어의 표면에서 전하 trap에 의한 것으로 passivation 없이 공기 중에서 측정할 때 일어나는 잘 알려진 사실이다. Conductance 측정 결과를 보면 전체 저항이 contact 부분이 아닌 채널에 의해 좌우된다는 것을 알 수 있다. 연구팀은 또한 NWL을 이용하여 보다 다양한 나노와이어 구조를 만드는 데에도 성공했다. 이 결과가 그림 4에 나와 있는데 수직적으로 stack된 나노와이어와 이러한 나노와이어 다층 구조가 서로 교차되는 매우 흥미로운 결과를 볼 수 있다. 나노와이어를 이용한 소자들의 연구는 매우 활발히 이루어지고 있다. 단일 트랜지스터 측면에서 나노와이어나 나노튜브를 이용한 소자의 전기적 특성이 우수하다는 것은 이미 잘 알려진 사실이다. 그럼에도 불구하고 산업화하기 위한 대면적, 대량 생산이 가능한지 여부에 대해서는 끊임없는 회의론이 대두되고 있고, 많은 연구자들은 이를 극복하기 위한 방법을 제시하고 있다. 이번에 소개한 이 연구 논문 역시 그러한 목표를 가지는 주제이며, 리소그래피 방법을 이용하여 보다 대면적에서 나노와이어 소자를 더 쉽고 간단한 공정을 이용하여 실현하였다는 점에서 큰 의미가 있다. 또한 3차원 다층 구조의 소자를 실현시키기 위하여 stacked NW 구조를 실험적으로 증명했다는 점에서도 큰 주목을 받고 있다. 그림 1, 2 및 4는 첨부. * 출처: 과학기술정보포털서비스