차세대반도체연구회

(요약) 국부스트레인 기술은 원래 이종재료와의 접촉에 의해 도입된 스트레인 기술이다. 앞으로 45㎚세대 이후에는 트랜지스터의 성능향상을 위해서 재료혁명이 예측된다. 다층배선 프로세스와 같이 적층된 각층의 역학적 물성파악과 앞으로 디바이스설계가 이루어 져야 할 것이다. (내용) ○ 1947년 Ge의 트랜지스터가 개발된 이래 현재까지 반도체는 IT 분야를 비롯한 여러 분야에서 사용되어 왔다. 특히 현재의 정보통신 분야에서는 이동 통신 등 전자장비가 소형․경량화 되면서 이를 구성하는 소자의 고 집적, 다층화 및 소형경량화가 요구되고 있다. ○ 따라서 현재 반도체기술은 45㎚ 세대에 이르고 앞으로 32㎚ 세대를 전망하고 있다. 그러나 이러한 집적도에는 한계가 있을 것으로 보고 되고 있다. 즉 1999년 Nature 지에 발표된 M. Schulz에 의하면 Si 기반 반도체 산업은 2020년 안에 그 한계를 맞이할 것으로 예측하고 있다. ○ 1999년부터 이러한 문제를 타파하기 위해 새로운 물질의 발견을 위한 연구가 선진국을 중심으로 본격적으로 수행되고 있다. 최근 국내 연구진에 의해 차세대 반도체 신 소자 기술을 개발했다는 보도도 있었다. 이는 전이 금속 산화물의 나노 적층구조의 신 물질 합성에 성공했다는 내용으로 실용화에는 시간이 걸리겠지만 상용화 될 경우 트랜지스터 개발에 버금가는 기술이 될 것이다. ○ 이러한 미세화에 의한 집적도의 향상이나 신소재가 아닌 기존 공정에서 반도체 소자의 성능개선에 대한 연구가 최근 관심을 끌고 있다. 그 한 가지가 트랜지스터 채널에 응력(tensile 또는 compressive stress)을 인가하여 Si격자를 변형시켜 이동도를 향상하여 동일한 공정(45㎚ 등)에서 성능을 개선하는 국부스트레인 인가기술이다. – 이외에도 일본 도시바와 소니가 개발한 45㎚공정세대의 LSI 고성능화 기술인 스트레인드 실리콘(strained silicon) 기술과 저유전율 층간 절연 막 기술도 보고 된바 있다. ○ 이 글에서 기술한 45㎚ 세대의 국부스트레인 기술도 이러한 반도체 성능향상에 유효한 방법이라고 생각된다. 특히 전기신호의 증폭이나 스위칭에 사용되는 nMOSFET 및 pMOSFET 등에 적용할 때 그 인가효율을 높일 수 있어서 주목되고 있다. 1. 서론 2. 국부스트레인 인가기술 3. 45nm 세대 및 향후 국부스트레인 기술 4. 스트레인 디바이스의 신뢰성 5. 결론 * 출처: 한국과학기술정보연구원/ReSEAT 프로그램