차세대반도체연구회

- 요약 - LSI의 양산 공정은 이제 65nm 시대를 지나 45nm 공정의 사용이 본격화 되고 있다. 반도체 소자의 미세화가 급격히 진행되면서, 각 공정 기술도 트랜지스터를 어떠한 용도로 사용하느냐에 따라 분화되어 발전하고 있다. 특히 메모리와 같이 대기시의 소비전력을 최소화 할 필요가 있는 용도에서 메탈 게이트와 고유전율 절연막 기술의 도입이 본격적으로 검토되고 있으며, 당초의 예상과는 달리 45nm 공정에서부터 이런 기술을 적용한 양산 공정을 개시할 예정이라는 업체의 발표가 잇따르고 있다. 여기에서는 최근 학회 등에서 발표된 45nm 양산 공정 기술의 동향과 특히 메탈 게이트와 고유전율 게이트 절연막을 사용하는 공정 기술 동향에 대해 살펴보기로 한다. - 미국의 IBM, Advanced Micro Devices (AMD), 일본의 소니, 도시바는 4사 공동으로 SOI 기판을 사용하는 45nm 공정 CMOS용 메탈 게이트와 고유전율 게이트 절연막 기술을 발표하였다. 이 기술에서는 게이트를 먼저 형성하는 프로세스를 채용한다. 게이트 길이가 33nm인 FET에 메탈 게이트와 고유전율 절연막을 도입하여 단채널 효과를 억제할 수 있음을 실증하였다. 게이트 전극은 얇은 금속과 다결정 실리콘의 적층 구조를 사용하고 있어 종래의 기술과 가까운 구조이다. 게이트를 먼저 형성하는 게이트 퍼스트 프로세스에서는 소오스와 드레인을 활성화 시키기 위한 열처리 공정을 수행할 때, 게이트 전극의 일함수가 미드갭 방향으로 변화하는 문제가 있다. 이번 기술 개발에서 이 문제를 어떻게 피할 수 있었는지에 대해서는 명확히 언급하지 않았다. - 메탈 게이트의 일함수를 최적화 하는 수법에 대한 각 사의 연구 개발 동향을 살펴보면 다음과 같다. 미국 SAMATECH의 연구 그룹은 pMOS의 채널에 SiGe를 사용하는 방법과 메탈 게이트(MoN)에 Al을 첨가하는 방법을 제안하고 있다. 또한 한국의 삼성전자는 게이트 절연막과 다결정 실리콘 사이에 매우 얇은 TaN를 삽입하는 MIPS(metal inserted poly-Si stacks) 기술을 제안하였다. 한편, 지금까지 사용되지 않은 신재료를 사용하려는 노력의 일환으로 싱가폴 Silicon Nano Device Laboratory와 싱가폴 국립 대학의 연구 그룹은, nMOS에 적합한 일함수가 낮은 게이트 전극 재료로 HfC를 제안하였다. - 메탈 게이트와 고유전율 절연막을 사용하는 프로세서의 양산 시기에 대해 각 사는 다소 다른 입장을 표명하고 있다. 인텔의 경우에는, 2007년 하반기부터 양산을 시작하고, 2008년 제3사분기에는 출하량의 절반을 메탈 게이트와 고유전율 절연막을 사용하는 프로세서가 점하게 될 것이라고 공언하고 있는 반면, 인텔 이외의 IBM, 도시바, NEC, 삼성전자 등의 업체들은, 아직 이전 세대 기술을 적용할 생산량이 많아 메탈 게이트와 고유전율 절연막을 도입한 제품이 과반수를 점하기에는 상당한 시간이 걸릴 것이라는 입장을 보이고 있다. 하지만 업체들은 모두 메모리나 저누설전류용 로직 LSI를 위한 저비용 메탈 게이트/고유전율 절연막 공정 기술이 필요하다는 데는 의견을 같이 하고 있다. - 지난 1월말, 인텔과 IBM이 동시에 45nm 공정부터 메탈 게이트와 고유전율 절연막 기술을 실용화 할 것이라고 선언하면서부터 이 기술에 관한 개발 열기가 더욱 뜨거워지고 있다. 이러한 경향은 지난 12일~14일 일본 쿄토에서 개최된 [VLSI Symposium on Technology]에서도 잘 나타났다. 발표 논문의 경향을 살펴보면, 메탈 게이트의 실효적인 일함수를 낮추어 nMOS의 문턱 전압을 낮추는 새로운 기술이 주목을 모으고 있다. 작년 이 학회에서 처음으로 소개된 이 기술은, 게이트 절연막 위에 2족 또는 3족의 금속 원소나 이들 금속 원소의 산화물을 얇게 올리는 방법을 채용한다. 이 방법에서 메탈 게이트의 실효적인 일함수가 낮아지는 이유에 대해서는, 게이트 절연막 위에 형성된 금속이 열처리 공정 중에 절연막 내부로 확산하여 절연막의 조성이 변화하기 때문 공동 연구 컨소시엄을 통해 벌크 실리콘을 이용한 45nm 양산 공정 기술 개발에도 박차를 가하고 있다. 이 컨소시엄은 IBM 이외에 한국의 삼성전자, 독일의 인피니언, 싱가폴의 Chartered Semiconductor로 구성되어 있으며, 최근 그래픽 처리용 LSI를 위한 45nm 공정의 벌크 CMOS 프로세스를 개발하여 발표하였다. 스트레인드 실리콘 기술과 소오스/드레인 활성화 기술을 개량하여, 게이트 길이 35nm의 nMOS에서 1150uA/um, pMOS에서 785uA/um의 업계 최고 수준의 전류 구동 능력을 얻었다고 발표하였다. 다만, 이 기술은 고성능 LSI용 공정 기술로서 메탈 게이트와 고유전율 절연막을 도입한 것은 아니다. 이 기술에서 트랜지스터 공정의 개선점은 크게 두 가지이다. 첫 번째는 SiGe 소오스, 드레인과 SiN막을 이용한 스트레인드 실리콘 기술이다. SiGe층의 형상과 SiN막의 스페이서 모양을 최적화하여 pMOS에 걸리는 압축 스트레인과 nMOS에 걸리는 인장 스트레인을 강화한 것이 특징이다. 두 번째는, 소오스/드레인의 활성화를 위해 레이저 어닐 방법을 채용한 것이다. 종래의 고온 어닐에 비해 단시간에 활성화 공정을 수행할 수 있어 단채널 효과의 원인인 불순물의 확산을 막았다. * 출처: 과학기술정보포털서비스, 일본 니케이 테크온